台湾专利TW201306047A 執行寫時讀取（ｒｗｗ）操作之裝置及方法

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专利摘要:
本文中所揭示之標的物係關於方法及裝置，諸如記憶體器件及包含此等記憶體器件之系統。在一項裝置實例中，可採用複數個區塊組態。區塊組態可包含經類似摻雜半導體切換器之一配置。區塊組態可選擇一記憶體陣列之一各別記憶體磚、該各別記憶體磚之一特定記憶體胞，且選擇一記憶體操作以施加至該特定記憶體胞。該記憶體陣列之一特定截塊內之直接毗鄰區塊組態可係實質上鏡像化的，且該記憶體陣列之單獨直接毗鄰截塊之直接毗鄰區塊組態可係實質上類似的。呈實質上鏡像化區塊組態之經類似摻雜半導體切換器之經類似摻雜擴散區可經配置以電共用一共同電位信號值位準。本發明亦揭示其他裝置及方法。
公开号:TW201306047A
申请号:TW101119625
申请日:2012-05-31
公开日:2013-02-01
发明作者:Gerald John Barkley；Daniele Vimercati；Pierguido Garofalo
申请人:Micron Technology Inc；
IPC主号:G11C5-00

专利说明:
執行寫時讀取(RWW)操作之裝置及方法
本發明係關於諸如記憶體器件之裝置，且更特定而言，在至少一項實施例中係關於RWW記憶體操作。
非揮發性記憶體係指其不需要電力以維持一特定記憶體狀態之一類記憶體。實例可包含快閃記憶體(諸如NOR快閃記憶體或NAND快閃記憶體)或相變記憶體。然而，在某些技術中將一記憶體狀態寫入至一記憶體胞可涉及比自一記憶體胞讀取一記憶體狀態長的一過程。因此，可期望記憶體包含一寫時讀取(RWW)能力。對於具有此能力之記憶體，可能寫入至某些記憶體胞且同時自其他記憶體胞讀取。
將參考以下圖闡述非限制性且非窮盡性實施方案，其中除非另外指定，否則相似元件符號在所有各種圖中指代相似部分。
此說明書通篇所提及之「一項實施方案」、「一實施方案」、「特定實施方案」、「一項實施例」、「一實施例」、「特定實施例」或類似短語意指結合一或或多項所闡述實施方案或實施例一起闡述之一特定特徵、結構或特性可包含於所主張標的物之至少一或多項實施方案或實施例中。因此，此說明書通篇各處所出現之短語「在一項實例性實施方案中」、「在一實例性實施方案中」、「在特定實例性實施方案中」、「在一項實例性實施例中」、「在一實例性實施例中」、「在特定實例性實施例中」或類似短語未必皆指代相同實施方案或實施例。此外，特定特徵、結構或特性可組合於一或多個實施方案或實施例中。
預期包含行動電話、個人數位助理、桌上型電腦、平板型電腦、膝上型電腦或其任何組合之各種裝置(諸如消費性器件)以及其他通信或計算器件可利用包含(作為實例)快閃記憶體或相變記憶體(PCM)之各種類型之非揮發性記憶體。然而，在某些技術中將一記憶體狀態寫入至一記憶體胞可涉及比自一記憶體胞讀取一記憶體狀態長的一過程。因此，可期望記憶體包含一寫時讀取(RWW)能力。針對具有此能力之記憶體，可能寫入至某些記憶體胞且同時自其他記憶體胞讀取。
如以上所建議，可期望提供執行一寫時讀取操作(諸如用於相變記憶體及/或快閃記憶體)之一能力之一架構。用於達成一RWW架構之一常見方法包含複製感測電路(例如，感測放大器電路)及單獨記憶體分割區。通常，一記憶體器件可包含多個分割區。在一RWW架構中，任何兩個分割區可同時啟動。因此，寫入一或多個記憶體狀態可涉及一個分割區，而讀取一或多個記憶體狀態可涉及另一個分割區。然而，複製多個或甚至每一個分割區中之感測電路以達成RWW能力可導致額外感測電路，且因此可係高成本的。舉例而言，若一個分割區係用於讀取且另一個分割區係用於寫入，則(舉例而言)具有8或16個分割區之一器件之6或14個分割區可保持不啟動。
然而，一種達成一RWW架構之方法可包含(針對一記憶體陣列)具有共同感測電路之多個分割區，而非每分割區一單獨組感測電路。舉例而言，參見Penkny等人在2003年10月10日提出申請且在2005年4月14日公佈、題目為「Multi-Partition Architecture for Memory」之美國專利公開案2005/0081013，該公開案受讓給當前所主張標的物之受讓人。然而，解碼適當信號可變得更複雜。舉例而言，如稍後更詳細地闡述，在至少某些情形中可期望採用兩個解碼路徑而非一個。舉例而言，可將一記憶體狀態以不同於其中可讀取一感測放大器之一記憶體狀態之方式來處置之一方式寫入至一感測放大器。儘管此可引入額外複雜度(諸如可能包含一額外信號路徑且亦可能包含額外解碼)，但與採用額外感測放大器及相關電路相比較，在至少某些情形中該方法可係期望的。
圖1圖解說明(舉例而言)其中可採用一組讀取感測放大器及驗證/寫入感測放大器之一記憶體陣列120之一實施例之一項實例，但應注意，某些感測放大器(諸如130)係用於讀取而其他感測放大器(諸如140)係用於寫入/驗證。當然，應瞭解，此僅係一項說明性實例。上述專利公開案中可包含另一項實例。此外，圖1並不圖解說明用於解碼之一機制。如先前所建議，信號之解碼可涉及某種複雜度，舉例而言，諸如在涉及多個分割區以及可與多個分割區相互操作以使得可執行一RWW操作之用於讀取及驗證/寫入之感測電路之一情形中。
圖2A及圖2B係圖解說明一裝置(諸如一積體電路(IC)晶片)之一佈局之對應圖，該裝置可採用其中可採用雙重路徑解碼之一RWW架構。同樣，應注意，所主張標的物在範疇上不限於任何特定實施例(包含所圖解說明之實施例)。然而，一積體電路係圖解說明為包含一16×16陣列之記憶體磚(tile)。舉例而言，一記憶體陣列可包含16個分割區。一分割區可包含16個記憶體磚且一記憶體磚可包含16個記憶體胞。當然，此等僅係說明性實例；然而，繼續參考此圖解說明，一分割區可(舉例而言)一次讀取或寫入256個位元。因此，舉例而言，256個感測放大器可對應於256個位元；然而，針對一寫時讀取能力，可出現讀取或寫入。因此，舉例而言，在一說明性實施方案或實施例中，可採用512個感測放大器，其中256個感測放大器包括讀取感測放大器且256個感測放大器包括驗證/寫入感測放大器。通常在某些實施例中可採用類似信號路徑用於寫入及驗證；因此，採用術語驗證/寫入感測放大器。然而，應注意所主張標的物不限於採用驗證/寫入感測放大器。舉例而言，在某些實施例中可分離此等驗證/寫入感測放大器或可省略此等驗證/寫入感測放大器之一個或另一個。
儘管所主張標的物在範疇上不限於此態樣，但舉例而言，在圖2A中，記憶體陣列210(舉例而言)可包括一相變記憶體(PCM)陣列。另外，舉例而言，在至少一個實施例中，在一第一方向中，電路可覆蓋可包括記憶體胞之記憶體磚以便執行解碼或記憶體狀態讀取/寫入/驗證。同樣，沿實質上正交於一第一方向之一第二方向同樣地圖解說明讀取感測電路及驗證感測電路。出於論述之目的，一第一方向可視為垂直的且一第二方向可視為水平的，然而，當然，所主張標的物並不限於此。舉例而言，在至少在某些實施例中第一方向與第二方向未必係實質上正交的。同樣，儘管亦圖解說明額外電路(諸如程式化或邏輯電路及類似物)，然而，圖2A意欲作為僅出於易於理解之目的而提供之一非限制性實例。
圖2A及圖2B亦包含沿一第二方向之一分割區之一實例。針對一分割區220，亦藉由圖2B中之不同影線來圖解說明各種解碼器(諸如230、240及250)。下文更詳細地論述分割區及相關聯解碼器(諸如針對一實例性實施方案)。
圖3係圖解說明兩個分割區之一部分之一示意圖，其中亦圖解說明記憶體磚及伴隨解碼器電路。此外，如下文更詳細地闡釋，可結合一記憶體磚內之記憶體胞之選擇一起採用解碼器電路。應注意，如應在後文中更詳細地闡述且亦如在圖3中所圖解說明，分割區310有效地包括跨越一虛線330或在虛線330周圍形成之分割區320之一鏡像。鏡像分割區包括至少一項實施例之一特徵之一實例，但所主張標的物在範疇上不限於採用此或其他特定特徵。某些實施例可包含一特徵(諸如此特定特徵)，而某些實施例可省略一特徵(諸如此特定特徵)。同樣，在至少一項實施例中，分割區可包括電路之區塊組態。繼續參照圖3，如先前所指示，區塊組態(舉例而言，諸如所圖解說明之彼等)可包括經類似摻雜半導體切換器之一配置。舉例而言，圖2圖解說明一16×16配置之區塊組態，但所主張標的物不限於任何特定配置。
在一高層級處，一區塊組態可能夠連同分割區解碼一起選擇一記憶體陣列之一特定截塊(slice)(舉例而言，諸如列及/或行之一各別組合)，導致一特定記憶體磚之選擇。此外，可透過額外或第二層級解碼之使用來選擇該特定記憶體磚內之記憶體胞。因此，針對一各別記憶體磚之一特定記憶體胞，一區塊組態可選擇讀取該特定記憶體胞之一狀態或將一狀態寫入至該特定記憶體胞。
在圖3中圖解說明分割區N及N+1，其中分割區N+1對應於320且分割區N對應於310。同樣，圖3圖解說明圖3中之記憶體截塊301及302之部分。垂直虛線描繪一記憶體截塊之界限。舉例而言，藉由虛線325及335界定記憶體截塊301，且藉由虛線335及345界定記憶體截塊302。類似地，藉由虛線355及365界定一記憶體截塊303。因此，垂直虛線連同水平虛線330一起圖解說明六個區塊組態，其中三個用於分割區320且三個用於分割區310。
一特定截塊內之直接毗鄰區塊組態可係實質上鏡像化的，而在單獨、直接毗鄰特定陣列截塊中之直接毗鄰區塊組態可係實質上類似的。舉例而言，提及對應於記憶體磚350、360、340及370之區塊組態，對應於記憶體磚350及360之區塊組態係包含於分割區320中，且對應於記憶體磚340及370之區塊組態係包含於分割區310中。然而，對應於記憶體磚350及340之區塊組態係包含於記憶體截塊301中，且對應於記憶體磚360及370之區塊組態係包含於記憶體截塊302中。因此，如先前所指示，對應於記憶體磚350及360之區塊組態分別係對應於記憶體磚340及370之區塊組態之鏡像；同樣，對應於記憶體磚350之區塊組態實質上類似於對應於記憶體磚360之區塊組態且對應於記憶體磚340之區塊組態實質上類似於對應於記憶體磚370之區塊組態。
如先前所指示，記憶體磚可包括多個記憶體胞。舉例而言而非限定，作為一說明性實例，一記憶體磚可包含16個記憶體胞。應注意，出於易於參考之目的，圖3將記憶體磚標示為記憶體磚0、記憶體磚1、記憶體磚2等。同樣，針對至少一項實施例，可提供三種類型之解碼器用於一區塊組態之記憶體操作。藉由協力工作，此等解碼器提供標示記憶體胞之一能力且提供將對該等經標示記憶體胞執行之經標示記憶體操作。
舉例而言，提及分割區310，將分割區解碼器380提供給分割區N且將分割區解碼器381提供給分割區N+1。儘管出於易於論述之目的引入術語(舉例而言)諸如X解碼器或Y解碼器，但此術語並非意在限制或暗示未闡述之一解碼器之一特定特徵。應注意，在圖3中X解碼器可縮寫為「x解碼器」。舉例而言，一區塊組態可包含用以選擇一特定分割區之一X解碼器及用以選擇一特定記憶體截塊之一Y解碼器。然而，在至少一項實施例中，一Y解碼器可有效地處理為兩個解碼器-一層級1 Y解碼器及一層級2 Y解碼器。一層級1 Y解碼器可選擇一特定記憶體截塊(其亦可稱為一「記憶體截塊解碼器」)。應注意，在圖3中，一層級1 Y解碼器可縮寫為「L1 y解碼器」。值得注意的是，實際上，一X解碼器與層級1 Y解碼器可一起標示一特定記憶體磚。針對至少一項實施例，一層級2 Y解碼器可用作一記憶體操作解碼器以選擇一特定記憶體操作且提供進一步解碼以使得可標示一記憶體磚之一記憶體胞。因此，實際上，一層級2 Y解碼器可執行兩種類型之解碼器操作。除解碼特定記憶體操作之外，其亦可提供一機制以解碼欲將記憶體操作施加至其之特定記憶體磚之特定記憶體胞。應注意，在圖3中，一層級2 Y解碼器可縮寫為「R/W解碼器」或縮寫為「R/W y解碼器」。在至少一項實施例中，可結合一記憶體胞選擇程序一起採用解碼器。在此上下文中，術語選擇、選擇器及解碼器可互換使用。
舉例而言，關於分割區310及記憶體截塊301，分割區解碼器380可適用於分割區310之X解碼器，諸如針對對應於記憶體磚340之區塊組態(舉例而言，X解碼器315及316)。分割區解碼器380可操作為一層級解碼器。舉例而言，使用五個位元編碼之一個二進制數位信號可能夠表示1與2⁵之間(含1及2⁵)的任何數目且使用四個位元編碼之一個二進制數位信號可能夠表示1與2⁴之間(含1及2⁴)的任何數目。舉例而言，一個二進制數位信號值可轉換成一16位階信號以使得(舉例而言)可自16個可能分割區中選擇出一分割區。因此，可致動選定分割區之X解碼器以使得一選定分割區中之一記憶體胞可係一記憶體操作之一目標。相比而言，一記憶體操作解碼器及/或記憶體截塊解碼器(以上稱為一層級2 Y解碼器及一層級1 Y解碼器)可連同一分割區解碼器(例如，X解碼器)一起工作，以便選擇(例如，標示)一記憶體胞及將施加至彼記憶體胞之一操作。在至少一項實施例中，如在圖3及圖4中所圖解說明且如以下更詳細地闡述，可採用一雙重路徑方法。
繼續圖3，現在提及分割區320及記憶體截塊301，Y解碼器385及386可包括記憶體截塊解碼器以自16個可能記憶體截塊中選擇出記憶體截塊301。因此，在此說明性實例中，可標示記憶體磚350。同樣，舉例而言，記憶體操作解碼器395可包括一記憶體操作解碼器以選擇將施加至記憶體磚350中之一記憶體胞之一記憶體操作。然而，同樣，在至少一項實施例中，解碼器395可提供進一步解碼以識別用於記憶體操作之記憶體磚350之記憶體胞。
一記憶體截塊可包含用於讀取一記憶體狀態或用於驗證/寫入一記憶體狀態之一第一信號路徑及一第二信號路徑，諸如分別在圖3中所圖解說明之341及/或351。然而，如先前所表明，針對至少一項實施例，如以下所闡述，在讀取或驗證/寫入之情況下，記憶體截塊解碼器(諸如385及386)及/或一記憶體操作解碼器(諸如用於對應於記憶體磚340之區塊組態之395或用於對應於記憶體磚350之區塊組態之396)可將信號施加至一信號路徑或自一信號路徑接收信號。此外，如先前所闡述，一記憶體操作解碼器操作以解碼一特定記憶體操作且亦可提供解碼以識別該操作將施加至其之一記憶體磚內之一記憶體胞。
一記憶體操作解碼器(諸如395及396)可呈直接毗鄰區塊組態且因此可彼此直接毗鄰。在至少一項實施例中，可導致一晶粒上之半導體區域之有效使用。舉例而言，若發出一記憶體操作(諸如一讀取操作)，則可選定一記憶體截塊。如先前所建議，舉例而言，可經由諸如用於分割區解碼之解碼器380或381而達成解碼。同樣，可經由記憶體截塊解碼器(諸如385或386)選擇一特定記憶體截塊。舉例而言，若將驗證或寫入至對應於選定分割區及記憶體截塊之一記憶體磚之一記憶體胞，則在至少一項實例實施例中，可經由一記憶體操作解碼器(諸如395或396)選定信號路徑351。然而，若將自對應於選定分割區及記憶體截塊之記憶體磚之一記憶體胞讀取，則可經由一記憶體操作解碼器(諸如395或396)選定信號路徑341。因此，在至少一項實施例中，一記憶體操作解碼器可解碼該記憶體操作且亦解碼將係該記憶體操作之目標之選定記憶體磚之記憶體胞，然而，當然，所主張標的物在範疇上不限於此方面。
如先前所指示，針對至少一項實施例，可連接一組感測電路，諸如讀取感測放大器及/或驗證感測放大器。同樣先前提及，驗證感測放大器亦可與寫入感測放大器一起沿一共同信號路徑操作且因此使感測放大器執行兩個操作可係便利的，然而，當然，此並非一要求。然而，在至少一項特定實施例中，用於驗證之一信號路徑同樣可用於寫入。
在至少一項實施例中，呈實質上鏡像化區塊組態之經類似摻雜半導體切換器之經類似摻雜擴散區可經配置以電共用一共同電位信號值位準。舉例而言，參考圖3，兩個毗鄰分割區中之區塊組態(舉例而言，諸如340及350)可係實質上鏡像化的。相比而言，直接毗鄰區塊組態(諸如350及360)可係實質上類似的。圖4係更詳細地圖解說明圖2及圖3之一部分之一電路圖。在圖4中，圖解說明四個直接毗鄰分割區N、N+1、N+2及N+3。同樣應注意，出於清晰之目的，與圖2及圖3相比圖4表示一90度旋轉。舉例而言，在圖2及圖3中，一特定分割區之記憶體磚水平地延伸跨越一頁；然而，在圖4中，一特定分割區之記憶體磚垂直地延伸跨越一頁。
儘管所主張標的物在範疇上不限於此方面，但應注意，特定而言，針對至少一項實施例，如圖4中所展示之一實施例可包括經類似摻雜半導體切換器，該等經類似摻雜半導體切換器包括場效應電晶體(FET)，諸如P型FET。舉例而言，如以下更詳細地闡述，可由於可採用較小P型FET而採用P型FET以改良半導體面積之使用。如更詳細地論述，在某些實施例中亦可存在其他益處。
在至少一項實施例中，區塊組態可採用P型FET，但所主張標的物在範疇上不限於此方面。如先前所提及，圖4包括相對於圖2及圖3之一90度旋轉。舉例而言，在一頁上垂直地展示圖4中之一特定分割區之記憶體磚，而水平地展示圖2及圖3中之一特定分割區之記憶體磚。如先前所論述，可藉由分割區N及直接毗鄰分割區N+1提供鏡像區塊組態。同樣，分割區N+2及分割區N+3可提供鏡像區塊組態。類似地，各別分割區之毗鄰記憶體截塊可提供實質上類似的區塊組態。
應注意，出於圖解說明之目的，舉例而言，圖4之電晶體410、420、430及440可協力執行層級1 Y解碼及層級2 Y解碼。出於闡釋之目的，儘管在觀察中彼等電晶體通常或更通常地趨於協力操作，但最初將電晶體操作視為分成若干單獨操作可係有利的。藉由出於最初便於理解之目的而使用此簡化，電晶體410及420可執行層級1 Y解碼，且實際上可連同分割區解碼一起解碼一特定記憶體截塊，以識別一記憶體磚。可採用層級2解碼以識別記憶體磚之一記憶體胞。舉例而言，電晶體430及440可解碼待應用之一記憶體操作且亦針對該特定記憶體操作之應用來解碼該記憶體磚之一記憶體胞。在圖4中，「LY1」指示層級1 Y解碼中所涉及之一電晶體，而「L2YR」或「L2YW」指示層級2 Y解碼中所涉及之一電晶體。同樣，圖4指示在至少一項實施例中說明性電路可理解為使用一定名「X16」複製。如先前所提及，在此實例性實施例中，一記憶體磚包含16個記憶體胞，而並非針對圖4中之所有記憶體胞圖解說明一記憶體磚之所有電路。當然，所主張標的物不限於此方面。
如藉由圖4之電路圖所圖解說明，針對至少一項實施例，舉例而言，在一區塊組態內之經類似摻雜FET(諸如410、420、430及440)之汲極可經配置以電共用一共同電位信號值位準。同樣，在一區塊組態內之某些直接毗鄰經類似摻雜FET可具有經配置以共用一共同電位信號值位準之經類似摻雜N井擴散區。因此，諸如420及430或520及530之直接毗鄰切換器(例如，電晶體)可具有受縛於一共同電位信號值位準之N井擴散區。
如先前所論述，舉例而言，可結合讀取一記憶體狀態或寫入一記憶體狀態一起採用在圖3中所圖解說明之一第一信號路徑及第二信號路徑。舉例而言，在圖3中，信號路徑341可用於讀取且信號路徑351可用於驗證/寫入。一類似方法可適用於圖4。舉例而言，圖3中之信號路徑351可對應於圖4中之信號路徑451。同樣，圖3之信號路徑341可對應於圖4中之信號路徑441/461。儘管未展示，但在至少一項實施例中，信號路徑441及461可在圖外電連接。因此，信號路徑441/461及/或451可分別對應於圖3之信號路徑341及/或351。
同樣，如以上所指示，電晶體410、420、430及440可協力工作。一類似方法可適用於電晶體510、520、530及540。舉例而言，以一類似方式，電晶體540及/或530可分別用於一寫入操作(諸如經由信號路徑451)及/或用於一讀取操作(諸如經由信號路徑441/461)。因此，圖4圖解說明針對至少一項實施例，一寫入操作及/或一讀取操作可係雙重路徑，舉例而言，諸如分別經由451及/或441/461。
因此，針對至少一項實施例，信號路徑(諸如441/461及/或451)可分別能夠讀取及/或寫入記憶體狀態。因此，一個分割區可寫入一記憶體狀態，而一直接毗鄰分割區可讀取一記憶體狀態。舉例而言，可結合一寫入記憶體操作一起採用信號路徑451而可結合一讀取操作一起採用信號路徑441/461；然而，所主張標的物當然不必限制於以此特定方式執行一RWW操作。此僅係一個圖解說明。
鏡像化區塊組態之直接毗鄰電晶體之N井亦可電共用直接毗鄰分割區之間的一電位信號位準。此係在圖4中藉由電晶體440及540圖解說明。應注意，如所指示，即使信號路徑441/461用於讀取一記憶體狀態，但信號路徑451亦可用於寫入一記憶體狀態。在至少一項實施例中，可因此而應用雙重路徑解碼。舉例而言，若期望，則信號路徑451可對分割區N或N+1起作用，而信號路徑441/461可分別對分割區N+1或N起作用。
至少一項實施例之一態樣可包含：一記憶體截塊解碼器及一記憶體操作解碼器可具有帶有受縛於一共同電位信號值位準之若干N井擴散區之電晶體。舉例而言，此可出現於直接毗鄰電晶體(諸如420及430)之一分割區內。此可連同P型器件之使用一起提供之一益處可包含經改良緊密度。在至少一項實施例中，可減小半導體晶粒面積，此乃因直接毗鄰電晶體可相互更接近地間隔開。
如先前所指示，可採用P型半導體器件之一組態(諸如在一區塊組態內)以選擇(例如，標示)用於一選定(例如，經標示)記憶體操作之一記憶體磚之一特定記憶體胞。一組態之共同受控器件可解碼一選定記憶體磚且一組態之非共同受控器件可解碼一選定記憶體操作及該選定記憶體磚之一選定記憶體胞。因此，如先前所闡述，一組態之共同受控器件可用作一記憶體截塊解碼器；而非共同受控器件可用作一記憶體操作解碼器(諸如430及440)，諸如針對一選定記憶體胞之一讀取操作、一寫入操作或一驗證操作。然而，當然，所主張標的物未必限於此方法。
如在圖4中藉由電晶體410及420所圖解說明，在至少一項實施例中，組態之共同受控器件可定位在一選定記憶體胞之相對側上，而一組態之非共同受控器件可佔據一選定記憶體胞之一同一側上之一位置，舉例而言，藉由430及440所圖解說明。因此，作為一項說明性實例，針對至少一項實施例，層級1 Y解碼(諸如藉由410及420)可「實際上」被促進或在某些實施例中甚至可能藉由層級2 Y解碼(諸如藉由430及440)完成。然而，具有此佈局之電晶體之一配置可導致半導體晶粒區域之較佳使用。
同樣，如先前所闡述，在至少一項實施例中，可採用P型FET。因此，作為一實例，彼此直接毗鄰之不同組態之非共同受控FET(諸如440及540)可具有經耦合以共用一共同「主體」偏壓值位準之N井擴散區。
採用P型器件之一額外益處包含遞送相對高電壓信號位準(作為一非限制性實例，諸如約4伏特)之能力，但與用於一N型器件相比，具有用於一器件閘極(舉例而言)之一較薄氧化物。舉例而言，針對待「接通」之一P型器件，可在其閘極上採用零伏特；而針對待「接通」之一N型器件可採用五或十伏特。為以另一方式陳述此觀察，能夠將P器件接地以用於操作。因此，閘極氧化物通常不需要如用於N型器件一樣厚。
然而，舉例而言，針對至少一項實施例，另一特徵係關於結合讀取一記憶體狀態及/或寫入一記憶體狀態一起採用一記憶體截塊解碼器。舉例而言，P型器件之使用可允許採用變化的電壓位準。舉例而言，一讀取操作可出現在不會導致干擾其他器件之操作之一電壓位準處。舉例而言，透過使用P型器件，可藉由一源極電壓VCC取消選取電晶體，該源極電壓VCC可具有超過在一讀取記憶體操作期間施加至一電晶體閘極之一電位的一電位。因此，可適當地處置及減小一正向偏壓之風險而不管在不同時間用於不同類型之記憶體操作之電晶體之雙重使用如何。舉例而言，可在一讀取操作中採用一小的負電壓；然而，舉例而言，若VCC係一正電壓信號位準，則沿一共同信號路徑之經取消選取電晶體不應變得作用。另外，此可在至少一項實施例中達成，同時亦使用較薄氧化物(如先前所建議)及一較小晶粒區域。
在至少一項實施例中，一所執行讀取記憶體操作可通過約1.2伏特之一值的一電壓位準信號位準。同樣，一所執行寫入記憶體操作可通過一較高電壓，(舉例而言)諸如約4伏特。針對在一讀取操作期間係導電的之一電晶體，可在一選定閘極上放置一相對小負電壓。
用於讀取操作及寫入操作之此電壓信號位準方法可導致提高電力效力。舉例而言，在一寫入操作之情形中，可在一較長時期內發生狀態改變及電壓信號位準之相關聯移動。因此，儘管一寫入操作可比一讀取操作涉及較高電壓信號位準；但平均而言執行一操作之較大時間長度通常可係幫助有效電力利用之一平衡因子。相比而言，如所指示，一讀取操作通常可採用較低電壓信號位準。
如先前所指示，採用P型器件可減少氧化物應力。舉例而言，可針對經選擇以在一寫入操作期間導電之一電晶體而將一閘極接地。然而，針對一特定分割區之一寫入操作，可將經取消選取之電晶體之N井加偏壓至VCC。一益處係在至少一項實施例中，在一寫入操作期間不太可能出現一經取消選取之電晶體之正向加偏壓。同樣，具有經取消選取電晶體之解碼器亦可將N井加偏壓至VCC，從而提供一類似益處。
採用P型器件之另一益處可包含將VCC用作針對相對低電壓信號位準之一共同電位，諸如可用於一讀取操作。舉例而言，可採用一外部電源以提供VCC。通常，對於在晶片上產生電壓電位(諸如透過使用充電幫浦、帶隙或類似類型之電路方法)期間之提高電力效力而言，一外部電源可係期望的。
圖5係圖解說明包含一控制器(例如，一晶粒上控制器)之一實施例(諸如狀態機510)之一示意圖。應注意，在圖3中展示圖5之上部部分。如先前所闡述，至少一項實施例可包含一驗證操作連同一寫入操作。圖6係圖解說明可結合一記憶體磚陣列一起採用之一程序610之一實施例之一流程圖。
參考圖6，諸如作為一實例在620處，可將一驗證操作施加至一組感測放大器。舉例而言，一驗證操作可出現於其中已將記憶體狀態寫入至某些或全部感測放大器之一情形中。可比較感測放大器記憶體狀態與將被寫入至記憶體胞位置之記憶體狀態，諸如作為一實例在630處。在一比較之後，可將其中將更改一記憶體胞位置之內容之記憶體胞位置之記憶體狀態載入至一狀態機中，諸如作為一實例在640處。
通常，一比較可節省電力及時間且可改良記憶體胞耐久性，此乃因程式化並不施加至未改變記憶體狀態之記憶體胞。舉例而言，如藉由圖6所展示，在已將記憶體狀態載入至一狀態機中之後，該狀態機可驅動一程式化脈衝程序。在至少一項實施例中，一狀態機可選擇某些記憶體胞進行程式化脈衝。舉例而言，可在速度與電力利用之間進行一折中。可程式化每脈衝較高數目個記憶體胞，從而導致較大速度，但此亦可導致較高電力利用。然而，將脈衝施加至較少記憶體胞(舉例而言，諸如每脈衝兩個記憶體胞)採用較少電流。當然，針對一既定實施例，所主張標的物在範疇上不限於將脈衝施加至特定數目個記憶體胞。
參考圖5，一狀態機可一次選擇兩個記憶體胞，諸如在一切換器520中，直至耗盡欲將脈衝施加至其之記憶體胞為止。應注意，「EN」指代一啟用信號。當然，各種架構可採用每時脈脈衝不同數目個記憶體胞。此外，如先前所論述，在至少一項實施例中，一驗證及一寫入記憶體操作可共用某一可用信號路徑或某些電晶體資源。如圖6所圖解說明，針對至少一項實施例，在施加脈衝之後，可重新驗證內容以使得若未儲存任何記憶體狀態，則可重複施加脈衝直至依需要寫入記憶體狀態為止。
儘管已採用一16×16記憶體磚陣列，但所主張標的物當然不限於此特定配置。如先前所闡述，在此特定配置中，(舉例而言)16個記憶體磚導致能夠一次讀取及/或寫入256個記憶體狀態。在所主張標的物之範疇內，具有不同配置之一主機皆係可能的。舉例而言，透過一機制(諸如層級1及層級2解碼，如先前所闡述)，平衡半導體擴散與金屬密度可係可能的且期望的。
舉例而言，作為一簡單實例，想像32個記憶體胞。若層級1解碼具有四個部分(例如，2²)，則針對一層級1部分，將解碼八個層級2記憶體胞(例如，2³)。然而，作為替代，在層級1解碼具有兩個部分之情況下，針對層級2解碼將存在16個記憶體胞待解碼。因此，半導體擴散與金屬之有效平衡係可能的。舉例而言，一種方案可往往相對直接地讀取或寫入至記憶體胞，而舉例而言，另一種方案可涉及出現更多信號解碼用於讀取或寫入。
針對至少一項實施例，如先前所闡述，選擇用於讀取及/或寫入一記憶體狀態之一記憶體胞之一方法可包含以下各項。可傳輸信號以解碼一選定記憶體胞及解碼用於該選定記憶體胞之一選定記憶體操作。舉例而言，讀取一記憶體狀態可涉及施加1.2伏特(作為一可能實例)，而寫入一記憶體狀態可涉及施加4伏特(作為一可能實例)。選擇一讀取記憶體操作之所傳輸信號可具有不同於選擇一記憶體寫入操作之所傳輸信號之極值信號值位準之一極值信號值位準。
舉例而言，在至少一項實施例中，與經接地以用於一寫入操作之一閘極相比，可將一小的負電壓施加至用於一讀取操作之一選定閘極。舉例而言，針對一讀取操作，若盡力使用相對低電壓，諸如1.2伏特，則負電壓信號位準可有助於維持一P型電晶體之充分傳導性。此外，舉例而言，如先前所闡述，針對至少一項實施例，可讀取一第一組一或多個記憶體胞之記憶體狀態且同時可寫入一第二組一或多個記憶體胞之記憶體狀態。
已就儲存於一特定裝置(例如，一專用計算器件或平臺)之一記憶體內之二進制狀態操作之邏輯、演算法或符號表示而呈現前述詳細說明之某些部分。在此特定說明書之上下文中，術語特定裝置或類似短語包含一通用電腦，一旦其經程式化便執行依據來自程式軟體之指令之特定功能。演算法說明或符號表示係熟習信號處理或相關領域技術者用來將其工作之實質傳達給其他熟習此項技術者之技術之實例。本文提供一種演算法，且通常將其視為導致一所期望結果之一自相一致操作序列或類似信號處理。在此上下文中，操作或處理涉及物理量之實體操縱。通常(但未必)，此等量可採取能夠儲存、傳送、組合、比較或以其他方式操縱為表示資訊之電子信號之電信號或磁信號之形式。已不斷地證明，主要出於常見用法之原因，將此等信號稱作位元、資料、值、元素、符號、字元、項、編號、數字、資訊等類似用語係便利的。然而，應理解，所有此等或類似術語係與適當物理量相關聯且僅係便利之標記。除非另外具體說明，否則如自以下論述顯而易見，應瞭解，本說明書論述通篇中利用諸如「處理」、「計算」、「運算」、「判定」、「創建」、「獲得」、「識別」、「選擇」、「產生」或類似用語之術語可指代一特定裝置(諸如，一專用電腦或一類似專用電子計算器件)之動作或處理程序。因此，在本說明書之上下文中，一專用電腦或一類似專用電子計算器件能夠操縱或變換通常表示為該專用電腦或類似專用電子計算器件之記憶體、暫存器或其他資訊儲存器件、傳輸器件或顯示器件內之物理電子量或磁量之信號。在此特定專利申請案之上下文中，術語「特定器件」可包含一通用電腦，一旦其經程式化便執行依據來自程式軟體之指令之特定功能。
在某些情形中，一記憶體器件之操作(舉例而言，諸如自一個二進制1至一個二進制0之一狀態改變，或反之亦然)可包括一變換(諸如一物理變換)。藉助特定類型之記憶體器件，此一物理變換可包括一物件至一不同狀態或事物之一物理變換。舉例而言，但不限於此，針對某些類型之記憶體器件，一狀態改變可涉及電荷之一累積及儲存或所儲存電荷之一釋放。同樣，在其他記憶體器件中，一狀態改變可包括磁性取向之一物理改變或變換或者分子結構之一物理改變或變換，諸如自晶體至非晶形或反之亦然。在又其他記憶體器件中，舉例而言，一物理狀態改變可涉及量子力學現象，諸如疊加(superposition)、纏結(entanglement)或類似現象，此可涉及量子位元(qubit)。前述內容並非意欲係所有實例之一窮盡性清單，其中一記憶體器件中之自一個二進制1至一個二進制0(或反之亦然)之一狀態改變可包括一變換，諸如一物理變換。而是，前述內容意欲作為說明性實例。
一電腦可讀(儲存)媒體通常可係非暫時性或包括一非暫時性器件。在此上下文中，一非暫時性儲存媒體可包含一有形器件，意指該器件具有一具體實體形式，但該器件可改變其物理狀態。因此，舉例而言，非暫時性係指一器件保持有形而不管此狀態改變如何。
如本文中所使用之術語「及」、「或」以及「及/或」可包含亦預期至少部分地取決於其中使用此等術語之上下文之各種含義。通常，若用於關聯諸如A、B或C之一清單，則「或」意欲意指A、B及C(此處以包含意義使用)以及A、B或C(此處以互斥意義使用)。另外，如本文中所使用之術語「一或多個」可用於以單數形式闡述任何特徵、結構或特性或者可用於闡述複數個或某一其他組合之特徵、結構或特性。但是，應注意，此僅係一說明性實例且所主張標的物並不限於此實例。
可至少部分地取決於根據特定特徵或實例之應用藉由各種方法來實施本文中所闡述之方法。舉例而言，此等方法可實施於硬體、韌體或硬體、韌體與軟體之組合中。在一硬體實施方案中，舉例而言，一處理單元可實施於一或多個特殊應用積體電路(ASIC)、數位信號處理器(DSP)、數位信號處理器件(DSPD)、可程式化邏輯器件(PLD)、現場可程式化閘陣列(FPGA)、處理器、微處理器、電子器件、經設計以執行本文中所闡述功能之其他器件單元或其組合內。
在前述詳細說明中，已陳述眾多特定細節以提供所主張標的物之一透徹理解。然而，熟習此項技術者將理解，可在不存在此等特定細節之情形下實踐所主張標的物。在其他例項中，未詳細地闡述熟習此項技術者將知曉之方法或器件以便不模糊所主張標的物。
儘管已圖解說明或闡述當前視為實例性特徵之內容，但熟習此項技術者將理解，可進行各種其他修改或可替換等效內容而不背離所主張標的物。另外，可進行諸多修改以調適一特定情形以符合所主張標的物之教示而不背離本文中所闡述之一或多個中心概念。因此，意欲使所主張標的物不限於所揭示之特定實例，但此所主張標的物亦可包含在隨附申請範圍或其等效內容之範疇內之所有態樣。
120‧‧‧記憶體陣列
130‧‧‧感測放大器
140‧‧‧感測放大器
210‧‧‧記憶體陣列
220‧‧‧分割區
230‧‧‧解碼器
240‧‧‧解碼器
250‧‧‧解碼器
301‧‧‧記憶體截塊
302‧‧‧記憶體截塊
303‧‧‧記憶體截塊
315‧‧‧X解碼器
316‧‧‧X解碼器
320‧‧‧分割區
341‧‧‧信號路徑
351‧‧‧信號路徑
380‧‧‧分割區解碼器/解碼器
381‧‧‧分割區解碼器/解碼器
385‧‧‧Y解碼器/記憶體截塊解碼器
386‧‧‧Y解碼器/記憶體截塊解碼器
395‧‧‧記憶體操作解碼器/解碼器
396‧‧‧記憶體操作解碼器/解碼器
410‧‧‧經類似摻雜場效應電晶體/電晶體
420‧‧‧經類似摻雜場效應電晶體/電晶體/直接毗鄰切換器/直接毗鄰電晶體
430‧‧‧經類似摻雜場效應電晶體/電晶體/直接毗鄰切換器/直接毗鄰電晶體/記憶體操作解碼器
440‧‧‧經類似摻雜場效應電晶體/電晶體/記憶體操作解碼器/共同受控場效應電晶體
441‧‧‧信號路徑/路徑
451‧‧‧信號路徑/路徑
461‧‧‧信號路徑/路徑
510‧‧‧狀態機/電晶體
520‧‧‧直接毗鄰切換器/切換器/電晶體
530‧‧‧直接毗鄰切換器/電晶體
540‧‧‧共同受控場效應電晶體/電晶體
610‧‧‧程序
圖1係圖解說明一記憶體器件之一實施例之一示意圖；圖2A及圖2B係圖解說明包含一寫時讀取(RWW)能力之一記憶體器件之一實施例之對應佈局圖；圖3係更詳細地圖解說明圖2A及圖2B之實施例之一電路圖；圖4及圖5係詳細地圖解說明圖2A及圖2B之實施例之部分之電路圖；且圖6係圖解說明待應用以驗證用於一記憶體陣列之記憶體胞內容之一程序之一實施例之一流程圖。
120‧‧‧記憶體陣列
130‧‧‧感測放大器
140‧‧‧感測放大器

权利要求:
Claims (20)
[1] 一種裝置，其包括：一記憶體陣列之複數個區塊組態；該等區塊組態中之某些區塊組態包括：經類似摻雜半導體切換器之一配置；用以選擇一各別記憶體磚及針對該各別記憶體磚之一特定記憶體胞選擇待施加至該特定記憶體胞之一記憶體操作之該等區塊組態；該記憶體陣列之一特定截塊內之直接毗鄰區塊組態，其等實質上鏡像化，及該記憶體陣列之單獨直接毗鄰截塊中之直接毗鄰區塊組態，其等實質上類似的；實質上鏡像化區塊組態中之經類似摻雜半導體切換器之經類似摻雜擴散區，其等經配置以電共用一共同電位信號值位準。
[2] 如請求項1之裝置，其中該等經類似摻雜半導體切換器包括場效應電晶體(FET)。
[3] 如請求項2之裝置，其中該等經類似摻雜FET包括P型FET。
[4] 如請求項2之裝置，其中一區塊組態內之該等經類似摻雜FET之汲極經配置以電共用一共同電位信號值位準。
[5] 如請求項2之裝置，其中該裝置包括以下各項中之至少一者：一記憶體器件、行動電話、個人數位助理、桌上型電腦、平板型電腦、膝上型電腦或其任一組合。
[6] 如請求項1之裝置，且其進一步包括：一解碼器，其能夠將信號提供至該等區塊組態用於選擇該記憶體陣列之一特定分割區。
[7] 如請求項1之裝置，其中該記憶體陣列之一特定截塊中之該等區塊組態能夠經由一第一電路徑施加自該特定截塊中之一特定記憶體胞讀取之一狀態以使得該所讀取狀態變得儲存於感測電路中。
[8] 如請求項1之裝置，其中該記憶體陣列之一特定截塊中之該等區塊組態能夠經由一第二電路徑接收儲存於感測電路中之一狀態，該狀態將被寫入至該特定截塊中之一特定記憶體胞。
[9] 如請求項8之裝置，其中該記憶體陣列之一特定截塊中之該等區塊組態能夠沿該第二電路徑施加信號以驗證寫入至該特定截塊中之該特定記憶體胞之該狀態。
[10] 如請求項1之裝置，其中該等區塊組態經配置以便能夠執行一寫時讀取(RWW)操作。
[11] 一種裝置，其包括：用以解碼選擇用於一記憶體操作之一特定記憶體磚之一特定記憶體胞之信號之P型半導體器件之一組態；該組態使得該組態之共同受控器件解碼該選定記憶體磚且該組態之非共同受控器件解碼該選定記憶體操作及該選定記憶體磚之該選定記憶體胞；其中該組態之該等共同受控器件定位在該選定記憶體胞之相對側上且該組態之該等非共同受控器件定位在該選定記憶體胞之一相同側上。
[12] 如請求項11之裝置，其中該等共同受控器件包括共同閘控器件。
[13] 如請求項11之裝置，其中該等器件包括P型FET。
[14] 如請求項13之裝置，其中該等P型FET具有經耦合以共用一共同電壓信號位準之汲極。
[15] 如請求項13之裝置，其中該裝置包括以下各項中之至少一者：一記憶體器件、行動電話、個人數位助理、桌上型電腦、平板型電腦、膝上型電腦或其任一組合。
[16] 如請求項13之裝置，其中彼此直接毗鄰之不同組態之該等非共同受控FET具有經耦合以共用一共同電壓信號值位準之N井擴散區。
[17] 一種選擇用於一記憶體操作之一記憶體胞之方法，其包括：傳輸信號以解碼一選定記憶體胞且解碼用於該選定記憶體胞之一選定記憶體操作；其中選擇一記憶體讀取操作之該等所傳輸信號比選擇一記憶體寫入操作之該等所傳輸信號具有一更極端信號值位準。
[18] 如請求項17之方法，其中該等所傳輸信號包括具有各別電壓信號值位準之電壓信號。
[19] 如請求項18之方法，其中經傳輸以寫入一記憶體狀態之信號比經傳輸以讀取一記憶體狀態之信號包括一更極端電壓信號值位準。
[20] 如請求項17之方法，其中傳輸信號包括：傳輸信號以使得讀取一個記憶體胞之一記憶體狀態且同時寫入另一個記憶體胞之一記憶體狀態。

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US10885945B2|2021-01-05|

US9767857B2|2017-09-19|

TWI479504B|2015-04-01|

US20150200007A1|2015-07-16|

US8995161B2|2015-03-31|

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US20140098608A1|2014-04-10|

US20170358328A1|2017-12-14|

引用文献:

公开号 | 申请日 | 公开日 | 申请人 | 专利标题

US6212089B1|1996-03-19|2001-04-03|Hitachi, Ltd.|Semiconductor memory device and defect remedying method thereof|

JP3068944B2|1992-04-03|2000-07-24|株式会社東芝|マスクｒｏｍ|

FR2735896B1|1995-06-21|1997-08-22|Sgs Thomson Microelectronics|Memoire eeprom programmable et effacable par effet de fowler-nordheim|

KR100206709B1|1996-09-21|1999-07-01|윤종용|멀티비트 불휘발성 반도체 메모리의 셀 어레이의 구조 및 그의 구동방법|

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WO1998054727A2|1997-05-30|1998-12-03|Micron Technology, Inc.|256 Meg DYNAMIC RANDOM ACCESS MEMORY|

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US8395923B2|2008-12-30|2013-03-12|Intel Corporation|Antifuse programmable memory array|

US8995161B2|2011-06-10|2015-03-31|Micron Technology, Inc.|Apparatus and methods to perform read-while write operations|

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优先权:

申请号 | 申请日 | 专利标题

PCT/IT2011/000195|WO2012168954A1|2011-06-10|2011-06-10|Apparatus and methods to perform read-while writeoperations|

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